Optimization and Modelling of Semiconductor Devices in a 0.35 µm CMOS High Temperature Technology

Die vorliegende Arbeit beschäftigte sich mit der Optimierung und Modellierung von Bauelementen in einer 0,35 μm-CMOS-Technologie, die speziell für den Betrieb in einem erweiterten Temperaturbereich von −40 ℃ bis 250 ℃ vorgesehen ist. Bei dieser Technologie handelt es sich um eine Weiterentwicklung einer 1 μm-Technologie, die in weiten Teilen der Prozessierung modifiziert wurde. Durch die geringe Strukturbreite lassen sich komplexere Schaltungen und eine höhere Packungsdichte realisieren. Die Herstellung erfolgt in einer Dünnfilm-SOI-Technologie, die gegenüber einer üblicherweise verwendeten Bulk-Technologie deutliche Vorteile beim Hochtemperaturbetrieb bietet. Die zahlreichen Veränderungen in der neuen Technologie erforderten zunächst die Anpassung des elektrischen Verhaltens verschiedener Bauelemente an die gesetzten Spezifikationen. Dazu gehörte die Charakterisierung und die Parameterextraktion des verkleinerten Transistortyps. Die Optimierung des Durchbruchverhaltens einer Diode, die zum Schutz vor Überspannungspulsen eingesetzt wird, konnte durch die Anpassung der Dotierstoffkonzentrationen erreicht werden. Ebenfalls konnte eine Steigerung der Spannungsfestigkeit eines Hochspannungstransistors erzielt werden, indem u. a. der Avalanche-Effekt durch einen besseren Kanalanschluss vermieden wurde. Neben der Optimierung des elektrischen Verhaltens wurde auch das Zuverlässigkeitsverhalten der Bauelemente verbessert. Hierzu gehörte die Optimierung der Oxidqualität, welche durch Getterung von Kontaminationsatomen signifikant gesteigert werden konnte. Weiterhin konnte auch das Zuverlässigkeitsverhalten der Speicherzellen (EEPROM), welches durch die beiden Aspekte der Datenwechselstabilität und des Datenerhalts beschrieben wird, durch geometrische Veränderungen und Abschirmung der Zelle verbessert werden. Ein weiterer wichtiger Aspekt dieser Arbeit war die Entwicklung von Simulationsmodellen bestimmter Bauelemente in einem breiten Temperaturbereich. Zum einen konnte das elektrische Verhalten von Dioden bei Temperaturen zwischen −40 ℃ und 300 ℃ durch ein Makromodell genau nachgebildet werden. Zum anderen konnten die Datenwechselstabilität und der Datenerhalt der Speicherzelle bis zu einer Temperatur von 450 ℃ mithilfe eines Modells korrekt wiedergegeben werden. Die Modelle werden verwendet, um eine Vorhersage über das Verhalten von Bauelementen bei unterschiedlichen Temperaturen zu treffen, dienen als Hilfsmittel zur Optimierung der Bauelemente und sind für die Simulation von Schaltungen notwendig. Weiterhin wurden in der vorliegenden Arbeit neue Bauelemente vorgestellt, die vor allem für den Einsatz in einem breiten Temperaturbereich konzipiert sind. So wurde eine Schutzstruktur vor Überspannungspulsen vorgeschlagen, die bei einer Betriebsspannung von 3,3 V und einer Temperatur bis 250 ℃ eingesetzt werden soll. Dazu wurde entweder der Punch-Through- oder der Floating-Body-Effekt ausgenutzt, um das Bauelement ab einer bestimmten Spannung in den Leitungszustand zu versetzen. Für den Betrieb eines Hochspannungstransistors wurde in dieser Arbeit eine Bauweise vorgeschlagen, die es ermöglicht, die transistorspezifischen Eigenschaften, wie die Schwellenspannung oder den Leckstrom, in Abhängigkeit der Temperatur deutlich zu verbessern. Somit wurden in dieser Arbeit verschiedene kritische Bereiche einer CMOS-Technologie behandelt, die sich beim Hochtemperaturbetrieb ergeben. Dazu wurden Optimierungen im Bezug auf das elektrische Verhalten bzw. die Zuverlässigkeit vorgeschlagen und neue Bauelemente entwickelt, die vor allem für den Betrieb bei hohen Temperaturen ausgelegt sind. Zusätzlich wurden Simulationsmodelle für den erweiterten Temperaturbereich entwickelt, die nicht zuletzt zur Optimierung der Bauelemente beitragen.The present work focuses on the optimization and modeling of devices from a 0.35 μm technology developed for the operation in a wide temperature range from −40 ℃ up to 250 ℃. This technology is a further development of a 1 μm high temperature technology with various modifications in the processing flow. The shrink of the technology node allows to process more complex integrated circuits with a higher device density. For the wide temperature range, a thin film SOI technology is utilized that shows substantial benefits compared to the commonly used bulk technology. The numerous changes in the new technology require adjustment of the electric behavior of different devices to fulfill the specifications. Within the framework of this study one of the tasks was the characterization and the parameter extraction of the downsized transistor type. Further the breakdown behavior of a diode used for ESD protection was optimized by adapting the doping concentration. The breakdown voltage of a high voltage transistor was enhanced by a proper biasing of the channel area. Besides the optimization of the electric behavior the reliability of the devices was improved as well. For this purpose, the oxide quality was optimized by gettering contaminants. Furthermore the reliability of the memory cells (EEPROM) that can be described by the retention and endurance behavior was increased by geometrical optimization and a better isolation of the cell. In addition, simulation models were developed for specific devices to characterize the electric behavior in a wide temperature range. The characteristics of two different diodes at temperatures between −40 ℃ and 300 ℃ were simulated by a macro model. The endurance and retention behavior of a memory cell was also described by a macro model for temperatures up to 450 ℃. The models are used to predict the behavior of the devices at different temperatures, serve as auxiliary tools to optimize the devices and are also used for circuit simulations. Furthermore, new devices are developed in the present work to enable the operation in a wide temperature range. An ESD device is proposed to protect circuits with a low operating voltage of 3.3 V for temperatures up to 250 ℃. For this purpose, the punch through or floating body effect is used to bring the device in a conduction state at a certain trigger voltage. For the operation of high voltage transistor a new design is proposed, which allows to improve the transistor specific properties (for example leakage current or threshold voltage) at high temperatures. In summary, different critical parts of a CMOS technology designed for high temperature applications are investigated in this work. Optimizations with respect to the electric behavior and the reliability are proposed and new devices are developed to improve the performance at high temperatures. Additionally, simulation models are proposed to allow an accurate description of the electrical device behavior in a wide temperature range and which can also be used to optimize the device performance

Media 2: Multiplexing complex two-dimensional photonic superlattices

Originally published in Optics Express on 19 November 2012 (oe-20-24-27331

High temperature EEPROM using a differential approach for high reliability

Various applications require the storage of program code or calibration data inside a non-volatile memory. In many cases data is programmed one time e.g. during initial test or calibration and needs to be stored and readable over the whole lifetime of a product. The expected lifetime is a few thousand hours to ten years or even more depending on the application. Due to its ease of use and reprogramming capability EEPROM based memory is very common in this field in comparison to e.g. fuses which are only one time programmable and consume considerable silicon area. High reliability especially with respect to data retention is the main constraint for these non-volatile memories. Considering the degrading mechanisms which are mainly accelerated by thermal energy, storage and operation temperature have a strong impact on EEPROM reliability. Especially at very high temperatures of 250 °C and above data retention is limited to a few thousand hours or less with further increase of temperature, which makes EEPROM hard to use as a long time non-volatile memory. Nevertheless the increasing complexity of high temperature electronics and its use in high temperature applications like data acquisition systems create a demand for reliable non-volatile memories. In this paper a differential approach is presented, with the focus on increasing the reliability of EEPROM based memories especially with respect to data retention. The circuitry has been realized in a 0.35μm high temperature SOI-CMOS technology

Experimental reliability studies and SPICE simulation for EEPROM at temperatures up to 450°C

The paper presents reliability studies of single polysilicon EEPROM cells at temperatures from 50 °C to 450 °C. The technically challenging measurements at elevated temperatures above 250 °C have been carried out for accelerated reliability studies. Furthermore, a SPICE macro model has been extended to the wide temperature range to describe the retention and endurance performance of the memory cell and to enable a better insight into the physics involved

Media 3: Multiplexing complex two-dimensional photonic superlattices

Originally published in Optics Express on 19 November 2012 (oe-20-24-27331

Media 1: Multiplexing complex two-dimensional photonic superlattices

Originally published in Optics Express on 19 November 2012 (oe-20-24-27331